在电子工业领域，“工艺改进 (process shrink)”通常是指半导体公司将现有设计过渡到更小的工艺技术。在大多数情况下，这是降低芯片的成本、大小及功耗的一条升级途径。德州仪器 (TI) 的 720-MHz TMS320C6416 DSP 就是一个“简单”的工艺改进示例。通过将 C6416 DSP 从 0.13 微米 CMOS 工艺移植到 90纳米，使其价格降低了 50%。

    如果这次改进到此为止，也足以给您留下深刻的印象。但事实并非如此，这只说明了新的工艺技术推出后必将发生变化的一个方面。单凭一次工艺改进还不能使您与摩尔定律齐步前进。为了获得最大的收益，必须同时在几个方面推陈出新。如果只是强调体积更小的芯片所具有的优势，则会忽略通过完美几何学实现的全新 SoC 集成级别。当设计人员能够以前所未有的方式集成各种不同技术时，这才是真正激动人心的开始。

DSP不仅仅速度更快、价格更低

    随着内部芯片时钟越来越快，决定晶体管之间距离的工艺技术成为了一个限制因素。为了获得更快的速度，必须进一步缩短门之间的距离，或者开发出新的架构。

    由于采用了90纳米工艺技术，因此 TI 能够制造出运行频率为 1 GHz 符合出产质量要求的 (production-quality) C6416 DSP。但是，要提高时钟速率，特别是在如此高的频率下，就要求设计不仅仅是通过更快的时钟来重新定义现有的设计。将较长管线的运行速度提高 40% 并不会使处理能力也提高 40%，除非进行相应的更改，以简化内部架构，从而更高效地处理数据及工艺过程。这些更改建立在新工艺技术的基础之上，从而充分发挥了它的潜能。

    由于预测到会向 1 GHz 发展，因此 TI 开始对 C6416 DSP 实施架构方面的更改，以便过渡到 720 MHz。这些更改主要针对的是低层次微架构，除了会使工艺效率提高，设计人员一般看不出任何变化；该器件仍与 TI 所有的 TMS320C6000? DSP 代码兼容。

    微架构方面的更改以各种方式提高了效率。将子字 SIMD（单指令多数据）扩展名添加到 8 宽 VLIW（超长指令字）指令上，可以使代码变得更加简洁，并更有效地利用管线功能单元。另外还可对管线进行更改，以支持某些要求在单个时钟周期内执行多达四个管线周期 (pipelined cycle) 的复杂操作。通过降低一个周期内提取指令的次数，在管线中为寄存器读取阶段留出空间，以提高处理效率。

    其它更改可以使提高的时钟速率得到更好地利用。由于寄存器文件大小的增长与端口数的平方呈一定比例，因此在双数据路径架构中实施寄存器文件所需的端口数比单个寄存器文件更少。寄存器转送功能、两条路径之间的管线移动路径，以及 32 个 32 位寄存器的深度，也大大提高了效率。在关键速度路径中，数据功能单元相互之间的性能相差不足 5%，这意味着与其它功能单元相比，不会给某个功能单元分配过多的性能，因而导致利用不充分。

    为了从 720 MHz 过渡到 1 GHz，还要求进行其它更改，例如进一步改进关键速度路径及内存管线，以提高内部处理效率，以及缩短电路级的时钟时滞，以便将信号从芯片的一端传输到另一端。

如果没有这些以及其它架构方面的改进，过渡到 90纳米工艺技术也就不会取得如此巨大的进步。改进工艺仅仅是实现摩尔定律的一个方面。如果不同时在架构设计方面实施创新型改进，则性能提高的程度会大大降低。

    要采用 90纳米工艺技术进行设计

    TI 针对每一代技术制定了各种不同的优化工艺流程，以提供最佳的性能来满足不同终端设备的要求。晶体管门长、阈值电压、门氧化物厚度以及偏置条件的调整，所有这些都会改变最终集成电路上数百万晶体管的性能规格。不同的流程均经过仔细权衡，以便在晶体管性能与功耗之间获得最佳的应用平衡。例如，诸如移动设备等应用的低功耗工艺流程就会用时钟速率性能来换取高效率。

    这些工艺流程规定了芯片设计人员必须遵守的设计规则及限制条件。每个架构都必须专门针对相应的工艺进行设计，并且必须在每个工艺节点处重新定义工艺流程。由于 TI 拥有自己的工厂，因此 TI 能够将工艺与工程设计紧密结合在一起，以便先后促进工艺与架构的发展。随着器件不断增长到拥有数百万个门，以及芯片特性的不断改进，设计与制造之间的联系也变得越来越重要。此外，通过与客户紧密合作，TI 能够根据客户对其新一代设计的具体要求来指导其研发工作。

    90纳米工艺时代挑战多多但终能克服

    为了真正实用，工艺移植的实施必须非常清楚，这样，设计人员无需了解如何进行更改的详情即可从中获益。虽然大多数公司的产品发展蓝图均将随年份变化的工艺移植描述为 fiat accompli，但工艺改进仍是一项令人瞩目的技术成就。每个工艺节点都提出了在第一眼看来似乎是难以逾越的全新制造挑战。但是，专家最后总未宣布 CMOS 碰到难题，之所以这么说，是因为每次业界领导者总能够克服重重困难，开辟出新的道路。

    通过在互连层提供 2.9 k (OSG) 电介质材料（而上一代产品仅使用 3.6 k (FSG)），TI 大大提高了晶体管性能。低 k 材料能够在提高驱动电流的同时，降低器件互连层内的电容并缩短传播延迟时间。假设这些是晶体管开关速度的主要影响因素，则低 k 材料可以提高芯片的总体工作频率及性能。此外，低 k 电介质还使得芯片上的金属线路能够紧密地封装在一起，从而降低电信号漏泄的风险。

    过去，当 TI 推出新的材料或工艺时，首先会出现在超高性能工艺流程中。然后，在 TI 获得有关新材料或工艺的经验后，它才会扩展到下一个节点，应用到其它流程中。例如，2.9 k OSG 电介质是在采用 0.13 微米工艺技术的超高性能工艺流程中推出的，现在它可用于采用 90纳米工艺技术的 DSP 架构中。

    促使 90纳米工艺技术的参数应用到 Sun 微系统公司的超高性能工艺流程中的新技术包括采用硅化镍金属门的 0.037 微米的门长，以及使用超浅源极/漏极连接应变硅 (strained silicon) 的方法，可同时提高 NMOS 与 PMOS 晶体管的性能。门长越短（或许这是该行业最具挑战性的难题），产生的性能越高。硅化镍可以降低门电阻，而晶体管通道上产生的应变则可以提高电子迁移率。

    虽然在推出 65纳米工艺工艺技术（预计将于 2005 年推出样片）之前，DSP 不会有上述性能提高，但它们是性能改进即将到来的征兆：TI 预期其最高性能的 90纳米晶体管将比其最高性能的 0.13 微米晶体管的性能高出 50%。

    目前业界正在研究未来的工艺改进，包括全新的高 k 门电介质，即氧氮化铪硅 (HfSiON)。随着晶体管尺寸的不断缩小，更高的 k 材料可以防止材料太细而导致漏电流不断上升。HfSiON 作为迄今为止最稳定的高 k 门电介质材料，在半导体行业中备受关注1。

    创新技术的另一个部分就是 TI 采用 300 毫米（12 英寸）的晶圆。300 毫米的晶圆所容纳的芯片是 200 毫米晶圆的 2.4 倍，进一步降低了制造成本，从而可提供价格更低廉的技术。此外，TI 还将 0.13 微米工艺技术的节点从铝换成了铜。

    通过在 0.13 微米工艺技术的节点处引入铜以及 300 毫米的晶圆，TI 在采用 90纳米工艺技术时能够充分利用这些流程的经验曲线，同时通过减少 0.13 微米与 90纳米工艺技术之间的转换次数来降低总体风险。通过在原有的技术基础之上构建并预先规划架构方面的更改，TI 还能够随着时钟速率的提高不断保持产品系列之间的代码兼容性。这意味着一直致力于开发 600-MHz C6416 DSP 的设计人员在开发 1-GHz 器件时已经拥有数年的经验。

    芯片制造方面的优异技术必须还包括封装与制造技术。TI 提供了采用无引线镍/钯 (Ni/Pd) 涂层材料的各种封装，这些封装是 TI 于 1989 年推向 IC 市场的。某些高销量 MicroStar BGA? 产品还采用了无引线球封装。此外，TI 在基本制造技术的开发方面一直处于领先地位，例如在高级节点上使平版印刷影像更加清晰的光学微距校正 (OPC) 技术。

    TI还可从其 SRAM 技术中反映出来。六晶体管的元件大小只有 0.97 微米。假设内存对 DSP 应用非常重要，在这些应用中，总体性能与您退出芯片的频率密切相关，则如果能够经济高效地提高片上内存，就能提高性能。

    或者，由于内存会占用大部分芯片空间，因此体积更小的内存单元可以缩小芯片尺寸，进而降低成本，或者留出更大空间以便添加更多功能。例如，C6416 DSP 拥有一个可编程的集成 Viterbi/Turbo Code 协处理器，该协处理器是分立的，并且与执行管线并行。不仅通信应用能够在更小的工艺节点上通过更快的时钟速率来提高效率，而且增加的 Viterbi/Turbo Code 协处理器通过分担前向纠错 (FEC) 处理负荷并支持更高的通道密度获得更大的增益。

    目前已有对处理能力要求更高的应用。其处理能力几乎是基站中或线路卡上许多语音通道的两倍，这可以降低部署成本，从而使采用某项技术的价格降至最低。其它的应用包括将过去驻留在多个芯片上的技术集成到一个芯片上。例如，将数字电视或手机集成到一个芯片上，既可降低成本，又可缩小器件空间。

    通过完美的几何学可以将 RF、模拟、DSP 以及内存功能集成到单个 SoC 中，而数字 RF 只是这类集成实现方式的其中一例。TI 深信，CMOS 及其现有基础设施将继续充当低成本、高销量市场的主角。

    如上所述，过渡到 90纳米工艺技术不仅仅是一次工艺改进。它是许多不同技术进步的结晶。通过投入大量资金以开发新的半导体制造技术以及诸如数字 RF 等高级架构，TI 将继续在不提高成本、不降低产量或可靠性的情况下促使性能不断提高，并通过将 CMOS 功能扩展到所有前沿领域来维持其领先地位：

诸如 2.9 k OSG 电介质、0.037 微米硅化镍门、应变硅等工艺改进提高了晶体管封装技术、缩小了晶体管尺寸并提高了运行速度。

微架构改进提高了效率。

高级电路设计改进了工艺流程，该流程根据具体的应用需求对性能、密度和/或功耗进行了全面配置。

高级 SRAM 技术提高了内存的密度。

可编程的集成协处理器可以分担 DSP 处理器的负荷并提高总体处理能力。

系统专业技术，用于制定先进的高效率战略。

诸如 300 毫米晶圆、光学徽距校正以及无引线封装等制造技术。

业界领先的 SoC 模拟组件集成能力，以支持新一代消费类电子器件。

词汇表：

FEC：前向纠错

FSG：氟化硅酸盐玻璃

GSM：全球移动通信系统

HfSiON：氧氮化铪硅

Ni/Pd：镍/钯

NMOS：N 通道金属氧化物半导体

OPC：光学微距校正

OSG：有机金属硅酸盐玻璃

PMOS：P 通道金属氧化物半导体

RF：射频

SiGe HBT：硅锗异质结双极管

SIMD：单指令，多数据

SoC：片上系统

VLIW：超长指令字