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可信网络端服务器与不可信网络端服务器之间的数据吞吐量与PCI总线相同，即在33MHz PCI时钟频率下，32位PCI并行数据总线的理论峰值数据吞吐量为32bit×33MHz=1056Mbps，超过了1Gbps。因此应用LVDS技术可以克服物理层的传输颈，从而实现两个安全域之间高速通信。
下面以数据从不可信网络流向可信网络为例进一步说明。
数据在网闸不可信端服务器的软件平台上进行会话中止、协议分析、数字签名等操作，然后通过PCI总线进入安全板；数据同时流入不可信端安全板上的FIFO与FPGA中，在FPGA内部进行数字签名验证。如果签名正确，则FIFO中的数据通过LVDS串化芯片，TTL信号数据被串化为LVDS差分信号，然后发送到LVDS总线上去，通过平衡电缆到达网闸可信端的安全板上。先进入LVDS解串芯片，数据由LVDS差分信号恢复为TTL信号，再送入FPGA内部进行编码（基于异或操作的编码可以防止恶意代码在可信端服务器上执行），编码后通过PCI总线进入网闸可信端服务器的软件平台进行安全决策、解码、会话生成等操作。
设计中选用了美国NS公司的LVDS专用芯片，串化芯片DS90CR211MTD、DS90CR281MTD和解串芯片DS90CR212MTD、DS90CR282MTD。
在串化器的一个时钟周期内，DS90CR211MTD可以将21位并行数据串化为3个通道的LVDS数据流输出，同时，也将串化器的时钟进行串化处理，通过单独1个LVDS通道输出，这样可以达到消除时钟偏斜的目的。本设计系统时钟频率为33.3MHz,同时作为串化器的时钟频率。这样，单个通道的LVDS数据的理论传输速度可以达到：7bit×33.3MHz=233.1Mbps；3个LVDS通道的速度可以达到699.3Mbps。同理，DS90CR281MTD可以将28位并行数据串化处理为4个通道的LVDS差分数据，理论传输速度可以达到932.4Mbps。由于本设计需要传送36bits TTL数据信号（32bits数据块来自PCI总线，4bits来自FPGA的数据块信息），占用了DS90CR211MTD的全部通道（21bits），以及DS90CR281MTD的3路通道（15bits，其中14bits数据被串化为两个LVDS信号通道，1bit数据占用了1个LVDS信号通道的其中一位，其它6位被FPGA产生的控制信号所占用，还有一位控制信号单独占用了一个LVDS通道），这样就获得了699.3Mbps+466.2Mbps+33.3Mbps=1.17Gbps的理论数据传输速率，PCI总线的理论峰值数据吞吐速度为1.03Gbps。显然，1.17Gbps>1.03Gbps。
由此可见，利用LVDS技术可以保证在可信端服务器与不可信端服务器之间通信时，不会在安全板上产生速度瓶颈。实践证明，该网闸运行情况良好，由于利用了LVDS总线，安全板上并未产生速度瓶颈。
LVDS总线由于其特殊的技术优势已经引起人们越来越多的关注，它将会在高速数据传输领域获得越来越广泛的应用。
注：
NTN：不可信网络 TN：可信网络
NTS：不可信端服务器 TS:可信端服务器
NTSB：不可信端安全板 TSB:可信端安全板 |
